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      信号在PCB走线中传输时延(下)

      来源:一博科技 时间:2014-2-19 类别:SI仿真分析文章

          3.3 串扰对信号时延的影响。
          PCB板上线与线的间距很近,走线上的信号可以通过空间耦合到其相邻的一些传输线上去,这个过程就叫串扰。串扰不仅可以影响到受害线上的电压幅值,同时还会影响到受害线上信号的传输时延。


                                                                 图7 串扰拓扑图
          如图7串扰拓扑图所示,假设有3根相互耦合的传输线,中间的一根线(图8中D1)为受害线,两边的线(图8中D0&D2)为攻击线。仿真中所加的激励源为图8所示,分为三种情况:
          1,假设两边的攻击线中没有信号,即不存在串扰,此种情况作为参考基准线(Reference);
          2,假设攻击线和受害线切换状态一致,此种情况为偶模(Even Mode)
          3,假设攻击线和受害线切换状态相反,此种情况为奇模(Odd Mode)


                                                              图8 串扰仿真中激励
          奇偶模式空间电磁场分布(如图9&图10所示)不同,从而导致了传输线周围的有效介质电常数不同,有效介电常数的不同最终带来了在不同激励源的情况下信号传播速度不同。      


                                图9 奇模电磁场分布                                    图10 偶模电磁场分布
          仿真结果如下图11所示,其中蓝色为第一种激励所对应的参考基准线,其周围没有其它信号线的影响;红色线为第二种激励所对应的接收端波形;绿色为第三中情况所对应的接收端波形。绿色波形最早到达接收端,而红色的波形最后到达接收端,是由于奇模的传输速度比偶模块。


                                                                      图11 串扰仿真结果
          从上面的仿真结果可以看出信号线周围的攻击线会对信号线的传输时延到来影响,如果设计处理不当,导致传输时延偏差较大最终会导致系统工作不稳定。在设计的时候要尽量减小这种影响,可以从以下几点考虑:
          1,拉大线间距。线间距越大,相邻走线间的影响就越小,走线间距尽量满足3W原则。        
          2,使耦合长度尽量短。相邻传输线平行走线长度越长串扰越大,走线时候尽量减小相邻线平行走线长度;对于相邻层走线尽量采用相邻层垂直走线。
          3,走线尽量走在带状线。微带线的串扰相对带状线较大,带状线走线可以减小串扰的影响。
          4,保持完整回流平面,避免跨分割,走线和参考面尽量紧耦合。

          3.4 绕线方式对信号时延的影响
          在PCB设计时候,有些设计人员为了满足等长要求会对走线进行绕线,很少有设计人员会考虑到不恰当的绕线也会影响传输线时延。为了验证绕线对传输线时延的影响,我们公司信号完整性团队(SI组)设计出测试板进行实测。如下图12所示,蛇形绕线和参考直线走在相同的走线层,两者线宽线间距以及物理长度完全相同,蛇形绕线的局部放大图如下图13所示。


                                                                图12 蛇形绕线和参考走线


                                                            图13 蛇形绕线局部放大图
          实测结果如下图13所示,其中红色线为参考走线,蓝色的线为蛇形绕线的走线,从结果可以看出,蛇形绕线的信号传输速度会比直线参考线的速度要快,两者相差了13.89ps。这是由于蛇形绕线靠的太近,平行的耦合长度太长,信号在蛇形绕线上的自耦合导致信号传播速度较快。


                                                                     图13 实测结果
          通过3D电磁场仿真软件也可以看出这种蛇形绕线和直线间传输速度不同,如下图14所示:两种不同的绕线是物理等长的,可以看出下面一种绕线方式由于绕线靠的较紧,而且平行耦合长度也长,可以看出下面一种绕线方式信号传输的会快一点


                                                                    图14 仿真结果
          从上面的仿真测试可以看出,不同绕线方式对信号时延影响还是比较大的,为了减小由于绕线带来的时延的影响,可以考虑以下几点:
          1,在PCB设计时候尽量减少不必要的绕线,比如串行信号差分对和差分对之间没有必要做等长。
          2,增大绕线间间距,尽量满足单根绕线间距大于5H(H为线到最近参考面的距离),差分绕线大于3H(H为线到最近参考面的距离)。
          3,减小绕线间平行走线长度。
          4.小结
          在PCB设计时候要将等长的设计观念逐步向等时设计转变,在对时序或者等长要求高的设计尤其需要注意串扰,绕线方式,不同层走线,过孔时延等方面对时序的影响。丰富的SI(信号完整性)知识和正确的仿真方法可以帮助设计去评估PCB板上的传输时延,从而提高设计的质量。


      SI仿真系列文章:

      信号在PCB走线中传输时延(上)

      AC耦合电容pad优化(上)

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