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      应邀参加CDN2008年会并作主题演讲

      来源:一博科技     时间:2008-7-23

      一博科技应邀参加CDN2008年会,并在会上作《高性能PCB设计的工程实现》主题演讲。

      在本次CADENCE年会上,一博在CADENCE的帮助下,成功向全体会员展示我司的高速PCB设计,得到与会人员的一致认可,这是CADENCE中国第一次邀请PCB设计企业参加CDN年会并作主题演讲。

       

      摘要:
      本文以IT行业的高性能的PCB设计为主线,结合Cadence在高速PCB设计方面的强大功能,全面剖析高性能PCB设计的工程实现。
      正文:
      电子产业在摩尔定律的驱动下,产品的功能越来越强,集成度越来越高、信号的速率越来越快,产品的研发周期也越来越短,PCB的设计也随之进入了高速PCB设计时代。PCB不再仅仅是完成互连功能的载体,而是作为所有电子产品中一个极为重要的部件。本文从高性能PCB设计的工程实现的角度,全面剖析IT行业高性能PCB设计的方方面面。
      实现高性能的PCB设计首先要有一支高素质的PCB设计团队。
      一、PCB设计团队的组建建议
      自从PCB设计进入高速时代,原理图、PCB设计由硬件工程师全权负责的做法就一去不复返了,专职的PCB工程师也就应运而生。
      一个成熟的大、中型PCB设计团队的构成应包括以下几个工种:
      封装库工程师:专职建库,熟知当今主流板厂、贴片厂商的工艺能力、技术参数,结合本公司的产品实际,并据此完成当前高速高密条件下的PCB封装建库工作。
      PCB设计工程师:设计人员必须具备广泛的PCB周边知识,诸如电子线路的基本知识,PCB的生产、贴片加工的基本常识,DFX(DFM/DFC/DFT)设计,同时还需要掌握高速PCB的层叠设计、阻抗设计、信号完整性知识、EMC知识等,综合考虑现代PCB设计的各项要求,完成PCB的布局、布线工作。
      SI工程师:揭开隐藏在PCB传输线里的“隐性原理图”,直面高速时代的反射、串扰、时序问题。通过前后仿真,确保信号质量,提升产品的一次成功率,确保PCB稳定、可靠的工作。
      EMC工程师:作为EMC设计的源头考虑,负责包括电路、器件、PCB相关的板级EMC设计。降低自身的对外辐射,并提高抗外界干扰的能力。
      热设计工程师:在追求精美、小巧的产品研发团队里,热设计工程师不可或缺。通过热源分布分析、设计合理的风道系统,控制系统的温升,确保产品的稳定、可靠工作。很难想象一个笔记本的设计团队没有热设计工程师的参与能做出可靠、稳定的笔记本产品。(注:部分公司由结构工程师兼负PCB的热仿真、热设计)。
      工艺工程师:针对本公司的PCB加工厂商、贴片设备/厂商的工艺能力,制定本公司PCB设计的工艺参数。参与具体单板、PCB的设计,确保PCB的可生产性、可加工性。
      考虑到自身交流、技术提升、人员备份的需要,以上每个工种至少不低于3人。对于自身团队规模有限、研发需求起伏较大的公司,适当储备一些复合型的多面手并根据自身需要适当寻求外部资源是解决自身研发短木板的明智之举。
      我们来看看IT行业巨头们的PCB设计团队组建历程:
      1980年,公司内部硬件工程师兼做PCB设计;
      1990年,CAD工程师作为专门的部门逐渐独立出来;
      1995年,专业的PCB DESIGN HOUSE在北美、日本开始流行
      2000年,专业化分工越来越细,建库、PCB设计、SI、EMC、热设计、工艺等工种逐渐独立;北美、日本的PCB设计有50%以上由专业的设计公司完成;SI、EMC等工种逐渐自成体系;
      2003年,一博科技为首的专业设计公司把PCB设计外包理念带入中国;
      2008年,公司内部分工明确,工种齐全。并合理采用资源外包、错峰设计、技术外包成为潮流。
      二、高性能PCB设计的硬件必备基础
      自从PCB设计进入高速时代,以传输线理论为基础的信号完整性知识势头盖过了硬件基础知识。有人提出,十年后的硬件设计只有前端和后端(前端指的是IC设计,后端指的是PCB设计)。只要有一个系统工程师把他们整合一下就够了。这很容易让人怀疑学习硬件基础知识的必要性。事实上,不管是IC工程师还是PCB工程师,都必须具备诸如R、L、C以及基本的门电路知识。
      高性能的PCB设计离不开电源基础知识,少不了FPGA常识。即使以传输线理论为基础的信号完整性分析也是从研究以R、L、C为基础的微元考虑。
      PCB设计工程师必须具备基本的电路基本知识,如高频、低频、数字电路、微波、电磁场与电磁波等。熟悉并了解所设计产品的基本功能及硬件基础知识,是完成一个高性能的PCB设计的基本条件。
      三、高性能PCB设计面临的挑战和工程实现
      PCB设计是一门没有最好只有更好的艺术,一个性能优良的PCB设计,常常面临以下挑战。
      1. 研发周期的挑战
      统计数据表明,一台笔记本的设计,从立项到上市,一般只有半年的时间。一款手机的研发,从立项到上市,平均只有3个月的时间。作为产品研发中的重要一环,PCB设计时间也逐渐被压缩、压缩再压缩。
      1985年4月,东芝公司沟口哲也工程师设计出了一台命名为T1100袖珍的机器,引领了计算机行业的兴起。自那以后,计算机主板的研发周期也明显加快了节奏。
       

      设计周期(天数)


      图1:计算机主板设计周期的变迁

      在EDADOC,笔记本的PCB设计基本控制在三周以内,手机的PCB设计时间一般客户的预期时间是10天。
      面临市场不断缩短的研发预期,PCB工程师如何面临这一挑战呢?

      首先,要采用一流的EDA工具软件
      高效的EDA工具软件带来的不仅仅是效率的提高,更是设计理念的革命。在众多的EDA工具软件中,Cadence的PSD系列无疑占据着行业旗舰的角色。从10年前的单兵作战,到后来的“sub-drawing”,再到如今的“partition”,Cadence Allegro提供的多人并行设计把原本不可能的研发周期变成现实。在EDADOC,92%的PCB设计都会用到并行设计。
      举例来说,EDADOC曾在6天的时间里完成20000PIN的某XDSL单板的前后仿真、布局、布线工作,这其中,并行设计居功至伟。
      以一个常规的笔记本主板PCB设计为例,我们来看看传统的“单兵作战”(一个PCB工程师负责)以及在部分公司采纳的3班倒的工作模式以及采用并行设计的工作方式下的主体PCB设计数据:

      工作方式

      单兵作战

      3人接力3班倒

      并行设计

      设计时间

      30天

      18天

      15天

      优点

      单人负责,中途无交接,沟通成本低

      交期较快、多人智慧

      交期灵活,容易控制,多人同时工作,易于沟通。多人智慧。

      缺点

      周期长,知识面受限

      工程师难以接受,夜班效率低,与周边资源沟通不便,3次交接,传递效率低

      要求具备一定的团队规模,人员效率略为下降。

      适用范围

      适用于小型公司或简单单板。

      无需与周边资源的沟通,复杂单板,特例情况下和并行设计配合使用

      复杂或较复杂单板,设计周期短。广泛应用于大中型EDA团队


      其次,提前介入产品研发流程,减少后续返工。
      在总体方案设计阶段,PCB工程师即介入研发,重点参与产品的系统架构设计、论证;在总体设计阶段,开展初期PCB设计可行性评估;在详细设计阶段,同步原理方案设计,参与器件选型、结构设计、热设计,这样当研发进入PCB设计流程后,主体工作便简化了,同时减少了因器件体积过大、驱动能力不够、拓扑方案不可行以及结构散热等问题带来的PCB设计过程中的返工。
      第三,“一板成功”的设计理念
      IBM的高级顾问曾指出国内某研发团队存在的问题:“没有时间把事情一次性做好,但却有时间把事情一做再做”,在当前的市场竞争环境下,拥有经验丰富的PCB设计工程师,健全设计流程,并借助各种工具软件,力争一板成功。节省的不仅仅是少做了一板PCB的费用,更是节省了一个全流程的研发周期。为产品赢得市场机会窗。不管是PCB工程师自身,还是产品研发主管,都必须具备PCB研发“一板成功”的理念。
      最后,模块重用,重视技术沉淀
      在笔者接触的多家国内知名公司,他们非常重视模块重用,在确保技术沉淀的同时,也有效的缩短了PCB设计时间。
      总之,我们要在设计理念上,提前介入研发,采用并行设计,采纳一板成功、减少研发次数的理念,加上诸如Cadence PSD的先进工具软件,我们不需要过度加班,更不需要两班乃至三班倒即可解决PCB的研发周期问题。
      2. 成本的挑战
      PCB的成本包括显性成本和隐性成本
      显性成本主要包括PCB的生产、贴片成本。
      对于显性成本的控制,我们可以通过熟悉、了解常规板厂的工艺能力、贴片设备的工艺要求,选择合理的层数、设置合理的层叠结构、设计参数来降低PCB设计的显性成本。
      隐性成本包括PCB设计期间的人员投入、技术风险、时间成本尤其是上市机会窗的机会成本。
      而事实上,PCB设计的隐性成本远远大于其显性成本。
      举例来说,一般手机的市场机会窗也就是半年左右,如果因为PCB设计的问题增加一次研发,对于流行时尚的手机产品来说带来的不仅仅是1-2个月的时间损失,更是整个产品的失败。
      对于隐性成本的控制,公司高层和研发主管要具备抓紧核心、放开周边、强强组合、一次成功的理念,在设计之初考虑成本。合理借助外部资源,解决自身研发的短木板问题,降低产品研发的隐性成本。
      3. 高速的挑战
      随着信号速率的不断提升,信号完整性不断困扰着研发人员,包括总线驱动能力、信号的反射、串扰、过冲、振荡、回沟、衰减等;有时也把时序划归到信号完整性范围内。Allegro中基于IBIS模型的仿真模块Signoise,可以方便地搭建拓扑进行仿真。
      Allegro的这个仿真工具与布线平台有良好的接口,在PCB布线完成以后,还可以从PCB板上直接提取布线参数到Signoise平台中,进行后仿真以验证布线的效果。
      仿真提取的布线约束可以直接导入到Allegro的电气规则管理器中,这个管理器可以方便地对时序要求的等长规则进行约束,在布线时,当长度不符合所规定的规则时,Allegro可以实时进行告警。

                                          4. 高密的挑战
      我们来看看一组数据:
      近年来器件封装的变迁:
      图2:规则管理器示例


      过去20年IT行业单个器件PIN数目以及单块单板PIN总数的变迁:


       
                            图3:单个器件PIN数目以及单块单板PIN总数的变迁
       过去20年IT行业单板层数的变迁:


                                图4:单板层数的变迁
      过去20年单板PIN密度(Pin density, Pins/sq in):的变迁:


                              图5:单板PIN密度的变迁
      上述的数据里面我们能深刻的感受到PCB设计密度越来越高的压力,从20年前的跳线满板飞,发展到后来的双面板、多层板,再到器件封装的变迁,以及近几年手机产业推动的HDI技术兴起,包括近期Intel推出的Menlow平台,更是把HDI技术带到了PC行业。
      面对PCB设计的密度的不断提升,PCB工程师必须紧跟业界前沿,了解新材料、新工艺,采用能支撑高密PCB设计的一流EDA软件,这样才能满足产品研发过程中面临的密度越来越高的挑战。据称,即将推出的PSD 16.2在HDI的设计上将有较大的突破,期待中。
      5. 电源、地噪声的挑战
      电源、地平面作为信号线的参考平面、回流通道,电源、地的噪声会直接串入以其为参考平面的信号。解决电源、地噪声的问题,不仅仅是考虑供电电源的自身电平稳定问题,还是解决高速信号的可靠性问题的重要因素。
      高速PCB的电源设计首先要理清电源树,分析电源通道合理性。
      首先,在大电流的载流能力上,必须在考虑裕量的前提下分配恰当的布线宽度;同时,因为实际布线有电阻,从电源输出端到实际负载的路线上有压降,而高速电路器件的电压特别是core电压往往很低,压降对供电效果有直接的影响。电流的载流能力,与线宽、内外层、铜厚度、允许温升相关。
      其次,在电源的滤波效果上,需要考虑电源的阻抗。因为电源通道实际上不是一个理想的通道,而是有电阻和阻抗的,高速电路在门电路翻转时需要瞬间的电源供给,而电流从电源模块给各个门电路翻转提供能量是需要各级路径分配的,需要时间,这可理解为一个分级充电的过程。



                                     图6:门电路翻转供电路径

      可以看到,在高频状态下,器件管脚上的电流首先是由电源、地平面组成的平板电容来供电的,因为由他们组成的供电系统阻抗最低。供电速度最快,但是,这个平板电容存储的电量太小,他们的电荷由小的滤波电容提供,小滤波电容的电荷再由大的BULK储能电容提供,然后开关电源通过电流通道给BULK电容充电,之所以这样,是因为开关电源仅在几K的频率下是低阻抗的、BULK电容仅在几兆的频率下是低阻抗的,小滤波电容仅在几十兆到几百兆的频率下是低阻抗的,电流只有通过层层充电,才能到达器件管脚,满足瞬时供电的需要。Cadence也提供了一个PI分析模块,来分析在不同的功耗下电源平面的阻抗,以及滤波电容的选择是否合理。
      这个PI仿真工具的理论基础是传输线,采用有限元的方式对电源平面进行划分,把电源和相应的地平面匹配成一对平板电容,并划分成几个区域,如图所示:


      工具采用频域分析的方式,板上各个小块的阻抗进行分析,最后得到各点的阻抗图:


      如果发现某个区域的点的阻抗在目标阻抗以上,就通过重新分配电源平面,或增加滤波电容,降低这个点的目标阻抗,增强对器件管脚的滤波能力。
      6. EMC问题:
      随着人们生活水平的提高以及对包括电磁污染在内的环保的关注,EMC问题成为所有电子产品研发中绕不过去的弯。作为一个“Black Magic”,EMC问题越来越困扰开发人员。
      EMC要从源头设计。作为产品EMC的源头,单板/PCB的EMC性能愈发引起关注,在EMC众多的指标中,最让硬件工程师头痛的是RE指标问题。
      出于模型的限制,即使业界公认的顶级EMC仿真软件,至今也不能仿真出和实际测试数据可比拟的数据出来。其只能给出某些特定条件下的简化了的单辐射源的辐射场分布情况,进而提供设计参考。


      EMC设计至今主要还是靠EMC工程师/硬件工程师的经验来开展设计。作为工程设计,我们无需作过多的理论分析,但我们必须具备一些常规的工程设计经验。同时借助一些近场探头等辅助手段来解决EMC问题。上图为借助近场探头测出的RE指标以及特定频率的EMI物理空间分部图。
      以笔者的意见,以PCB为主的单板EMC问题,我们需要把主要精力集中在以下三个方面:
      1) 电源
      2) 时钟(及其它强辐射源)
      3) 接口电路
      提及电源,我们考虑的是电源(地)的完整性问题以及作为回流通道的电源地设计;
      时钟作为单板的主要EMI源,承担了60%以上的主要EMI源;
      疏忽任意一个接口的设计,你整个产品的EMC努力都有可能前功尽弃。
      作为工程实现,只要围绕上述3点作文章,整个产品的EMC问题也就成功在望了。
      7. DFM的挑战
      解决DFM问题,除了单板工艺工程师制定适合本公司的工艺标准外,需要对PCB设计工程师进行系统、全面的DFM常识培训,PCB工程师需要不断了解业界的PCB生产加工能力现状,结合本公司的实际情况,选择合适的工艺路线和设计参数。在电气性能和DFM方面的取舍上,综合考虑。此外,在PCB的封装库上,必须有专职的建库人员,从源头上解决DFM问题。
      Allegro有一个专用的建库模块,可以按器件的datasheet方便地设计封装库,以及封装库的焊盘。良好的封装设计是DFM设计的基础。

      作为高性能的PCB设计,这些挑战有时是互相矛盾的要求,PCB设计工程师需要利用自己的全面经验,在这些挑战面前折衷考虑,寻找一个最佳的结合点,最终完成高性能的PCB设计的工程实现。

      四、工欲善其事,必先利其器
      高性能的PCB设计离不开先进的EDA工具软件的支撑。Cadence的PSD系列在高速PCB设计方面的强大功能,其前后仿真模块,确保信号质量,提升产品的一次成功率;其物理、电气规则的使用,可智能化的实现诸如差分布线、等长控制等技术要求;支持并行设计、缩短研发时间;支持模块重用、重视技术沉淀,保证了设计质量,提高设计效率。
      拥有一个高性能的EDA工具软件,配合经验丰富的PCB设计工程师,高性能的PCB设计实现也就有了切实的保证。作为拥有150余名工程师的PCB设计公司,EDADOC致力于高速、高密、高性能的PCB设计。已逐渐成为推动国内高性能PCB设计的一支生力军。具体公司资讯请见www.qltyfoods.com。

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